需要确定性延迟的系统设计人员在此修订版发布之前使用外部应用层电路来实现此要求。
确定性延迟概述
图1.确定性延迟说明。
JESD204系统中的确定性延迟由固定延迟和可变延迟组成。可变延迟是数字处理模块中时钟域之间从电源周期到电源周期的任意相位关系的结果。在JESD204A和JESD204B子类0系统中，无法考虑可变延迟。因此，链路上的延迟存在电源周期变化。
子类0
JESD204B标准的要求
JESD204B标准提供了在子类0模式下运行的要求和建议，这些要求和建议可能与其他子类的要求不同。最值得注意的是，对SYNC~信号的要求与子类1不同。
SYNC~要求（也适用于子类2）：
JESD204B接收器的SYNC~输出必须与接收器的帧时钟同步
还要求发射器的帧时钟与SYNC~同步;这可以通过允许发射器的SYNC~输入复位帧时钟计数器来实现;必须指定从SYNC~输入到帧时钟边界的延迟
建议使用与器件时钟（例如LVDS）相同的逻辑
必须指定接收器器件引脚上的SYNC~延迟（tDS_R）器件时钟
在帧时钟比设备时钟快的系统中，SYNC~使用帧时钟启动和捕获;无论如何，仍然指定tDS_R
子类0操作的含义
单个JESD204链路内的通道对齐通过在每个JESD204通道上使用弹性缓冲区在JESD204接收器中自动处理。在初始通道对齐序列（ILAS）期间，将监控所有通道，当最后一个到达通道的多帧对齐控制字符到达时，将同时释放所有缓冲区。如图2所示。
图2.单个链接内的车道对齐。
尽管建议接收器和发射器的帧时钟都与SYNC~信号同步（请参阅上面的SYNC~要求），但没有机制可以在整个系统中同步本地多帧时钟（LMFC）。因此，使用确定性延迟方法无法跨多个转换器设备进行链路对齐。相反，配置为单个JESD204B链路一部分的单个器件内的多个转换器无需外部电路即可对齐。LMFC未对准将对链路的总延迟贡献最多一个可变延迟的LMFC。
用于多芯片同步的子类0解决方案
子类1
图5.在子类1系统中使用SYSREF的数据释放时序。
实施子类1的系统要求和准则
图6.使用SYSREF对帧时钟进行相位对齐。
子类1操作的其他关键要求和建议：
由于确定性延迟的确切实现可能因制造商而异，甚至同一制造商的不同设备也有所不同，因此当系统中需要多芯片同步时，使用相同的转换器型号非常重要。
将设备间通道偏差降至最低也很重要。对于ADIDAC应用，器件间偏斜加上最大可变延迟的组合应小于（LMFC）的周期。
器件时钟和SYSREF应由同一器件生成，以确保两个信号的相位对齐。还应尽量减少SYSREF和设备时钟的器件间偏斜。
在讨论子类0操作和多芯片同步时提出了SYNC~组合的概念。对于子类1系统，这不是必需的。
系统参照和设备时钟
SYSREF信号可以是单个脉冲、周期性方波或间隙周期方波。SYREF的周期必须是LMFC的整数倍。ADI器件支持所有三种类型的SYSREF信号。
SYSREF信号的时序必须相对于器件时钟进行精确控制，以便器件时钟采样边沿是固定的，并且用户知道。如前所述，SYSREF信号必须与器件时钟同步。因此，建议由在整个系统中提供设备时钟的同一设备创建SYSREF生成。AD9525是一款适合此任务的ADI器件。
子类2
子类2系统不使用外部信号来提供时序参考，而是使用SYNC~信号来提供确定性延迟和多芯片同步。这种实现方案的主要优点是减少了JESD204B系统中的引脚数和净数。回想一下，子类1中的SYSREF背后的思想是，它用于同步系统中所有设备之间的内部帧和多帧时钟。由于SYNC~是基于接收器的LMFC生成的，因此它携带LMFC定时信息，可用于在接收器和发射器之间实现与使用外部基准相同的同步。SYNC~需要比子类1SYNC~更高的功能和精度。这些要求和系统同步时序要求导致可实现的器件时钟频率较低。这将在“JESD204B子类（第2部分）：子类1与子类2系统注意事项”中详细介绍。
使用SYNC~作为时序参考时满足时序要求的挑战与使用SYSREF时的挑战相似。系统时序精度仅限于PCB上SYNC~和器件时钟的分布偏差，以及它们的传播延迟。精度的分辨率将取决于器件时钟周期。与子类1一样，系统DLU要求将确定分布偏斜限制。
ADC子类2实现概述
图7.使用SYNC~对帧时钟进行相位对齐。
DAC子类2实现概述
PHADJ（相位调整）：此命令指示是否需要相位调整。
ADJCNT（调整计数）：此命令指示所需的调整步骤数。
ADJDIR（调整方向）：此命令指示LMFC阶段是应提前还是延迟。
根据调整时钟分辨率及其与LMFC周期的关系，DAC的LMFC的调整可能需要多个ILAS周期。在DAC上执行任何相位调整后，它会通过置位SYNC~低电平来发出错误报告。逻辑设备上的发送器将使用此重新确认再次检测LMFC相位差。如果不需要进一步调整，则PHADJ位在ILAS期间复位，接收器不会发出错误报告。此时，LMFC已对齐，用户数据传输可以开始。如果需要再次调整，逻辑器件发送器将启动该过程的另一次迭代。有关更多详细信息，请参阅JESD204B标准的第6.4节。
实施子类2的系统要求和准则
JESD204B系统中确定性延迟的准确性和可靠性取决于器件时钟与JESD204B系统中每个SYNC~信号之间的关系。与子类1一样，器件时钟是系统参考时钟，采样时钟、JESD204B时钟和串行器时钟均从中导出。它用于捕获SYNC~，向逻辑器件提供有关整个系统中LMFC相位关系的信息。JESD204B标准提供了子类2操作的要求和建议，总结如下。
ADC必须相对于逻辑器件检测到的SYNC~调整其内部帧时钟和LMFC（可能还有采样时钟）。
LMFC调整的分辨率应由设备制造商定义，这将限制系统同步精度。
SYNC~检测分辨率应由器件制造商定义，这将限制系统同步精度。
必须指定从SYNC~解置到ADCLMFC边界的延迟，如图7所示。
对于数字转换器：
DAC必须能够按照逻辑器件的指示调整其内部帧时钟和LMFC（如DAC子类2实现概述部分所述）。
必须指定DACLMFC调整分辨率（以DAC器件时钟周期为单位）。
每当进行相位调整时，DAC都必须发出错误报告。
对于DAC应用中的逻辑器件：
它们必须能够以检测时钟（通常是设备时钟）的增量检测SYNC相对于其自身LMFC的相位。
他们必须能够根据DAC调整分辨率计算ADJCNT。
他们必须能够在ILAS期间向DAC发送纠正信息（如表1所述）
结语
审核编辑：郭婷
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