基于XilinxFPGA实现MIPIDPHY接口案例分析

之前咱不是介绍过，Xilinx低版本的FPGA上并不能直接支持MIPIDPHY电平标准，因此不能直接就把摄像头接到FPGA的SelectIO上，咱得想办法把它变成可以认识的LVDS电平。

1.速率的考虑

FPGA内部的资源是怎么个说法呢？因为是要用到SelectIO的Iserdes，因此受IO时钟速率的影响，可以布线到IO的最高时钟在7系列器件里面是BUIO，可以达到800MH（Spartan-6的BUFPLL可能低一些，记得好像是600MHz来着的，有需要的可以自行查证），那么就意味着在7系列FPGA上接MIPI进来最大的Lane速率只能到1600Mbps。

2.使用电阻网络

图1电阻网络结构图

至于哪些信号要接进来，如果引脚足够多，那么所有LP信号和HS信号都可以接进来，如果不富裕且不需要用到嵌入的低速数据的话，因为咱们的Lane已知，除了HS信号外，将lane0的LP信号接进来用于状态判断就行了。

3.使用专门的电平Levelshift芯片

这种方案适合800Mbps~1600Mbps应用场景，除了一些极大靶面或者极高帧率的Sensor外，大多数的一般sensor都包含在内了。

4.超过1.6Gbps怎么办

图2安富利使用高速Serdes的参考板

二、软件设计

这里的软件设计只考虑介绍手撸的，对Xilinx官方IP和参考设计不做表述。这里面主要的关键点是考虑使用什么样的时钟网络拓扑。

1.两种时钟拓扑的考量

这里面有种时钟架构可供选择，各有优缺点，根据实际情况选择之。

这个两种时钟方案的结构如下图3所示。

图3两种时钟拓扑结构

2.物理层的接收

恢复成字节数据的第二步就是找同步头B8’H，这里千万不要用Iserdes自带的bitslip功能，因为同步字每一个HS帧就一个字节，而且每一个HS帧都要搜索同步字节。一次这里需要手撸一小段代码自己来截取为最好。

3.CSI层的实现

CSI层主要就是将1lane，或多lane的数据按照协议规定解析出来并将图像数据拼接输出，有的可能会存在多个虚拟通道，需要注意一下。MIPI一般会分为长短帧，长帧为数据帧，一帧一般就是一行数据；短帧为标志帧，用于指示帧行的开始结束，这个我们可以根据自己的Sensor实现一种就行了，没有必要像标准那样把所有的数据类型都囊括进来。

CSI层的工作时钟可以使用FPGA内部的一个合适时钟，不和MIPI的像素时钟挂钩，从CSI层出来的数据就是直接的一个一个的像素数据了。

针对特定的Sensor实现CSI层，整个MIPI的接收逻辑框图如下图4所示，整个接收逻辑所占用的Slice资源一般不会大于1K。

图4MIPIDPHY接收逻辑设计框图编辑：hfy

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